Công nghệ đóng gói là một trong những quy trình quan trọng nhất trong ngành bán dẫn. Theo hình dạng của gói, nó có thể được chia thành gói ổ cắm, gói gắn trên bề mặt, gói BGA, gói kích thước chip (CSP), gói mô-đun chip đơn (SCM, khoảng cách giữa hệ thống dây điện trên bảng mạch in (PCB) và miếng đệm bo mạch mạch tích hợp (IC), gói mô-đun đa chip (MCM, có thể tích hợp các chip không đồng nhất), gói cấp độ wafer (WLP, bao gồm gói cấp độ wafer quạt ra (FOWLP), các thành phần gắn trên bề mặt vi mô (microSMD ), v.v.), ba chiều gói (gói kết nối micro, gói kết nối TSV, v.v.), gói hệ thống (SIP), hệ thống chip (SOC).
Các hình thức đóng gói 3D chủ yếu được chia thành ba loại: loại chôn (chôn thiết bị trong hệ thống dây điện nhiều lớp hoặc chôn trong chất nền), loại chất nền hoạt động (tích hợp wafer silicon: đầu tiên tích hợp các thành phần và chất nền wafer để tạo thành chất nền hoạt động ; sau đó sắp xếp các đường kết nối nhiều lớp và lắp ráp các chip hoặc linh kiện khác lên lớp trên cùng) và loại xếp chồng lên nhau (tấm silicon xếp chồng lên nhau bằng tấm silicon, chip xếp chồng lên nhau bằng tấm silicon và chip xếp chồng lên nhau).
Các phương pháp kết nối 3D bao gồm liên kết dây (WB), chip lật (FC), qua silicon via (TSV), dây dẫn màng, v.v.
TSV thực hiện kết nối dọc giữa các chip. Do đường kết nối dọc có khoảng cách ngắn nhất và cường độ cao hơn nên dễ dàng thực hiện việc thu nhỏ, mật độ cao, hiệu suất cao và đóng gói cấu trúc không đồng nhất đa chức năng. Đồng thời, nó còn có thể kết nối các chip bằng các vật liệu khác nhau;
Hiện nay, có hai loại công nghệ sản xuất vi điện tử sử dụng quy trình TSV: đóng gói mạch ba chiều (tích hợp IC 3D) và đóng gói silicon ba chiều (tích hợp 3D Si).
Sự khác biệt giữa hai hình thức đó là:
(1) Việc đóng gói mạch 3D yêu cầu các điện cực chip phải được chuẩn bị thành các va chạm và các va chạm được liên kết với nhau (liên kết bằng liên kết, nung chảy, hàn, v.v.), trong khi bao bì silicon 3D là sự kết nối trực tiếp giữa các chip (liên kết giữa các oxit và Cu -Liên kết Cu).
(2) Công nghệ tích hợp mạch 3D có thể đạt được bằng cách liên kết giữa các tấm wafer (bao bì mạch 3D, bao bì silicon 3D), trong khi liên kết giữa chip với chip và liên kết giữa chip với wafer chỉ có thể đạt được bằng cách đóng gói mạch 3D.
(3) Có những khoảng trống giữa các chip được tích hợp trong quy trình đóng gói mạch 3D và các vật liệu điện môi cần được lấp đầy để điều chỉnh hệ số dẫn nhiệt và hệ số giãn nở nhiệt của hệ thống nhằm đảm bảo tính ổn định của các tính chất cơ và điện của hệ thống; không có khoảng cách giữa các chip được tích hợp bởi quy trình đóng gói silicon 3D, đồng thời mức tiêu thụ điện năng, khối lượng và trọng lượng của chip đều nhỏ và hiệu suất điện rất tuyệt vời.
Quá trình TSV có thể xây dựng đường dẫn tín hiệu thẳng đứng xuyên qua chất nền và kết nối RDL ở mặt trên và mặt dưới của chất nền để tạo thành đường dẫn ba chiều. Do đó, quy trình TSV là một trong những nền tảng quan trọng để xây dựng cấu trúc thiết bị thụ động ba chiều.
Theo thứ tự giữa đầu dây chuyền (FEOL) và đầu cuối dây chuyền (BEOL), quy trình TSV có thể được chia thành ba quy trình sản xuất chính, đó là qua đầu tiên (ViaFirst), qua giữa (Via Middle) và thông qua quá trình cuối cùng (Via Last), như thể hiện trong hình.
1. Qua quá trình khắc
Quá trình khắc xuyên qua là chìa khóa để sản xuất cấu trúc TSV. Việc chọn quy trình khắc phù hợp có thể cải thiện hiệu quả độ bền cơ học và tính chất điện của TSV, đồng thời liên quan hơn nữa đến độ tin cậy tổng thể của thiết bị ba chiều TSV.
Hiện tại, có bốn TSV chính thông qua các quy trình khắc: Khắc ion phản ứng sâu (DRIE), khắc ướt, khắc điện hóa hỗ trợ bằng ảnh (PAECE) và khoan laser.
(1) Khắc ion phản ứng sâu (DRIE)
Khắc ion phản ứng sâu, còn được gọi là quy trình DRIE, là quy trình khắc TSV được sử dụng phổ biến nhất, chủ yếu được sử dụng để hiện thực hóa TSV thông qua các cấu trúc có tỷ lệ khung hình cao. Các quy trình khắc plasma truyền thống thường chỉ có thể đạt được độ sâu khắc vài micron, với tốc độ ăn mòn thấp và thiếu tính chọn lọc của mặt nạ khắc. Bosch đã thực hiện các cải tiến quy trình tương ứng trên cơ sở này. Bằng cách sử dụng SF6 làm khí phản ứng và giải phóng khí C4F8 trong quá trình ăn mòn như một biện pháp bảo vệ thụ động cho các thành bên, quy trình DRIE cải tiến phù hợp để khắc vias có tỷ lệ khung hình cao. Vì vậy, nó còn được gọi là quy trình của Bosch theo tên người phát minh ra nó.
Hình bên dưới là ảnh có tỷ lệ khung hình cao được hình thành bằng cách khắc quy trình DRIE.
Mặc dù quy trình DRIE được sử dụng rộng rãi trong quy trình TSV do khả năng kiểm soát tốt nhưng nhược điểm của nó là độ phẳng thành bên kém và sẽ hình thành các khuyết tật nếp nhăn hình con sò. Khiếm khuyết này càng nghiêm trọng hơn khi khắc vias có tỷ lệ khung hình cao.
(2) Khắc ướt
Khắc ướt sử dụng sự kết hợp giữa mặt nạ và khắc hóa học để khắc xuyên qua các lỗ. Dung dịch khắc được sử dụng phổ biến nhất là KOH, có thể khắc các vị trí trên đế silicon không được mặt nạ bảo vệ, từ đó hình thành cấu trúc xuyên lỗ như mong muốn. Khắc ướt là quá trình khắc xuyên lỗ sớm nhất được phát triển. Do các bước quy trình và thiết bị cần thiết tương đối đơn giản nên nó phù hợp để sản xuất hàng loạt TSV với chi phí thấp. Tuy nhiên, cơ chế ăn mòn hóa học của nó xác định rằng lỗ xuyên được hình thành bằng phương pháp này sẽ bị ảnh hưởng bởi sự định hướng tinh thể của tấm wafer silicon, khiến lỗ xuyên qua không thẳng đứng nhưng có hiện tượng rõ ràng là đỉnh rộng và đáy hẹp. Khiếm khuyết này hạn chế việc áp dụng khắc ướt trong sản xuất TSV.
(3) Khắc điện hóa hỗ trợ bằng ảnh (PAECE)
Nguyên lý cơ bản của phương pháp khắc điện hóa được hỗ trợ bằng quang học (PAECE) là sử dụng tia cực tím để đẩy nhanh quá trình tạo ra các cặp electron-lỗ trống, từ đó đẩy nhanh quá trình ăn mòn điện hóa. So với quy trình DRIE được sử dụng rộng rãi, quy trình PAECE phù hợp hơn để khắc các cấu trúc xuyên lỗ có tỷ lệ khung hình cực lớn lớn hơn 100: 1, nhưng nhược điểm của nó là khả năng kiểm soát độ sâu khắc yếu hơn DRIE và công nghệ của nó có thể cần nghiên cứu thêm và cải tiến quy trình.
(4) Khoan laze
Khác với ba phương pháp trên. Phương pháp khoan laser là một phương pháp vật lý thuần túy. Nó chủ yếu sử dụng bức xạ laser năng lượng cao để làm tan chảy và làm bay hơi vật liệu nền trong khu vực được chỉ định để hiện thực hóa cấu trúc xuyên lỗ của TSV.
Lỗ xuyên được hình thành bằng cách khoan laser có tỷ lệ khung hình cao và thành bên về cơ bản là thẳng đứng. Tuy nhiên, vì khoan laser thực sự sử dụng nhiệt cục bộ để tạo thành lỗ xuyên nên thành lỗ của TSV sẽ bị ảnh hưởng tiêu cực do hư hỏng nhiệt và giảm độ tin cậy.
2. Quá trình lắng đọng lớp lót
Một công nghệ quan trọng khác để sản xuất TSV là quá trình lắng đọng lớp lót.
Quá trình lắng đọng lớp lót được thực hiện sau khi lỗ xuyên qua được khắc. Lớp lót lắng đọng thường là một oxit như SiO2. Lớp lót nằm giữa dây dẫn bên trong của TSV và chất nền, chủ yếu đóng vai trò cách ly dòng điện một chiều rò rỉ. Ngoài việc lắng đọng oxit, các lớp rào chắn và hạt giống cũng cần thiết để lấp đầy dây dẫn trong quy trình tiếp theo.
Lớp lót được sản xuất phải đáp ứng hai yêu cầu cơ bản sau:
(1) điện áp đánh thủng của lớp cách điện phải đáp ứng yêu cầu làm việc thực tế của TSV;
(2) các lớp lắng đọng có độ đồng nhất cao và có độ bám dính tốt với nhau.
Hình dưới đây cho thấy hình ảnh của lớp lót được lắng đọng bằng phương pháp lắng đọng hơi hóa học tăng cường plasma (PECVD).
Quá trình lắng đọng cần được điều chỉnh cho phù hợp với các quy trình sản xuất TSV khác nhau. Đối với quy trình xuyên lỗ phía trước, quy trình lắng đọng nhiệt độ cao có thể được sử dụng để cải thiện chất lượng của lớp oxit.
Sự lắng đọng nhiệt độ cao điển hình có thể dựa trên tetraethyl orthosilicate (TEOS) kết hợp với quá trình oxy hóa nhiệt để tạo thành lớp cách điện SiO2 chất lượng cao có độ ổn định cao. Đối với quy trình xuyên lỗ giữa và xuyên lỗ sau, do quy trình BEOL đã được hoàn thành trong quá trình lắng đọng nên cần có phương pháp nhiệt độ thấp để đảm bảo khả năng tương thích với vật liệu BEOL.
Trong điều kiện này, nhiệt độ lắng đọng phải được giới hạn ở 450°, bao gồm cả việc sử dụng PECVD để lắng đọng SiO2 hoặc SiNx làm lớp cách điện.
Một phương pháp phổ biến khác là sử dụng lắng đọng lớp nguyên tử (ALD) để lắng đọng Al2O3 để thu được lớp cách điện dày đặc hơn.
3. Quá trình điền kim loại
Quá trình đổ TSV được thực hiện ngay sau quá trình lắng đọng lớp lót, đây là một công nghệ quan trọng khác quyết định chất lượng của TSV.
Các vật liệu có thể được lấp đầy bao gồm polysilicon pha tạp, vonfram, ống nano carbon, v.v. tùy thuộc vào quy trình được sử dụng, nhưng phổ biến nhất vẫn là đồng mạ điện, vì quy trình của nó đã trưởng thành và độ dẫn điện và nhiệt tương đối cao.
Theo sự khác biệt phân bố tốc độ mạ điện của nó trong lỗ xuyên qua, nó có thể chủ yếu được chia thành các phương pháp mạ điện phụ, phù hợp, siêu phù hợp và từ dưới lên, như trong hình.
Mạ điện dưới chuẩn chủ yếu được sử dụng trong giai đoạn đầu của nghiên cứu TSV. Như được hiển thị trong Hình (a), các ion Cu được cung cấp bởi quá trình điện phân tập trung ở phía trên, trong khi phía dưới được bổ sung không đủ, khiến tốc độ mạ điện ở phía trên của lỗ xuyên cao hơn so với phía dưới. Vì vậy, đỉnh của lỗ xuyên sẽ được đóng lại trước khi được lấp đầy hoàn toàn, bên trong sẽ hình thành một khoảng trống lớn.
Sơ đồ nguyên lý và hình ảnh của phương pháp mạ điện phù hợp được thể hiện trong Hình (b). Bằng cách đảm bảo bổ sung đồng đều các ion Cu, tốc độ mạ điện ở mỗi vị trí trong lỗ xuyên về cơ bản là như nhau nên chỉ còn lại một đường may bên trong và thể tích khoảng trống nhỏ hơn nhiều so với phương pháp mạ điện dưới chuẩn, do đó nó được sử dụng rộng rãi.
Để tiếp tục đạt được hiệu ứng lấp đầy không có khoảng trống, phương pháp mạ điện siêu phù hợp đã được đề xuất để tối ưu hóa phương pháp mạ điện phù hợp. Như trong Hình (c), bằng cách kiểm soát việc cung cấp ion Cu, tốc độ lấp đầy ở phía dưới cao hơn một chút so với các vị trí khác, từ đó tối ưu hóa độ dốc bậc của tốc độ lấp đầy từ dưới lên trên để loại bỏ hoàn toàn đường may còn lại bằng phương pháp mạ điện phù hợp, để đạt được sự lấp đầy đồng kim loại hoàn toàn không có khoảng trống.
Phương pháp mạ điện từ dưới lên có thể coi là trường hợp đặc biệt của phương pháp siêu phù hợp. Trong trường hợp này, tốc độ mạ điện ngoại trừ phần dưới bị giảm xuống 0 và chỉ có quá trình mạ điện được thực hiện dần dần từ dưới lên trên. Ngoài ưu điểm không có khoảng trống của phương pháp mạ điện phù hợp, phương pháp này còn có thể giảm thời gian mạ tổng thể một cách hiệu quả nên đã được nghiên cứu rộng rãi trong những năm gần đây.
4. Công nghệ xử lý RDL
Quy trình RDL là công nghệ cơ bản không thể thiếu trong quy trình đóng gói ba chiều. Thông qua quá trình này, các kết nối kim loại có thể được sản xuất trên cả hai mặt của chất nền để đạt được mục đích phân phối lại cổng hoặc kết nối giữa các gói. Do đó, quy trình RDL được sử dụng rộng rãi trong các hệ thống đóng gói quạt vào quạt ra hoặc 2.5D/3D.
Trong quá trình xây dựng các thiết bị ba chiều, quy trình RDL thường được sử dụng để kết nối TSV nhằm hiện thực hóa nhiều cấu trúc thiết bị ba chiều.
Hiện tại có hai quy trình RDL chính thống. Đầu tiên là dựa trên các polyme cảm quang và kết hợp với quá trình mạ điện và khắc đồng; còn lại được thực hiện bằng quy trình Cu Damascus kết hợp với quy trình PECVD và đánh bóng cơ học hóa học (CMP).
Phần sau đây sẽ lần lượt giới thiệu các đường dẫn quy trình chính của hai RDL này.
Quá trình RDL dựa trên polyme cảm quang được thể hiện trong hình trên.
Đầu tiên, một lớp keo PI hoặc BCB được phủ lên bề mặt của tấm wafer bằng cách xoay, sau khi gia nhiệt và đóng rắn, quy trình quang khắc được sử dụng để mở các lỗ ở vị trí mong muốn, sau đó thực hiện quá trình khắc. Tiếp theo, sau khi loại bỏ chất quang dẫn, Ti và Cu được phun lên tấm wafer thông qua quá trình lắng đọng hơi vật lý (PVD) tương ứng dưới dạng lớp rào cản và lớp hạt giống. Tiếp theo, lớp RDL đầu tiên được sản xuất trên lớp Ti/Cu lộ ra bằng cách kết hợp quá trình quang khắc và mạ điện Cu, sau đó chất quang dẫn được loại bỏ và lượng Ti và Cu dư thừa bị ăn mòn. Lặp lại các bước trên để tạo thành cấu trúc RDL nhiều lớp. Phương pháp này hiện đang được sử dụng rộng rãi hơn trong ngành.
Một phương pháp khác để sản xuất RDL chủ yếu dựa trên quy trình Cu Damascus, kết hợp các quy trình PECVD và CMP.
Sự khác biệt giữa phương pháp này và quy trình RDL dựa trên polyme cảm quang là ở bước đầu tiên sản xuất mỗi lớp, PECVD được sử dụng để lắng đọng SiO2 hoặc Si3N4 làm lớp cách điện, sau đó một cửa sổ được hình thành trên lớp cách điện bằng phương pháp quang khắc và phương pháp khắc ion phản ứng, lớp rào cản/hạt Ti/Cu và đồng dẫn điện được phun ra tương ứng, sau đó lớp dẫn điện được làm mỏng đến độ dày cần thiết bằng quy trình CMP, nghĩa là một lớp RDL hoặc lớp xuyên lỗ được hình thành.
Hình sau đây là sơ đồ và hình ảnh mặt cắt ngang của RDL nhiều lớp được xây dựng dựa trên quy trình Cu Damascus. Có thể thấy rằng TSV trước tiên được kết nối với lớp xuyên lỗ V01, sau đó được xếp chồng lên nhau từ dưới lên trên theo thứ tự RDL1, lớp xuyên lỗ V12 và RDL2.
Mỗi lớp RDL hoặc lớp xuyên lỗ được sản xuất tuần tự theo phương pháp trên.Do quy trình RDL yêu cầu sử dụng quy trình CMP nên chi phí sản xuất của nó cao hơn quy trình RDL dựa trên polymer cảm quang, do đó ứng dụng của nó tương đối thấp.
5. Công nghệ xử lý IPD
Để sản xuất các thiết bị ba chiều, ngoài việc tích hợp trực tiếp trên chip trên MMIC, quy trình IPD còn cung cấp một lộ trình kỹ thuật khác linh hoạt hơn.
Các thiết bị thụ động tích hợp, còn được gọi là quy trình IPD, tích hợp mọi tổ hợp thiết bị thụ động bao gồm cuộn cảm trên chip, tụ điện, điện trở, bộ chuyển đổi balun, v.v. trên một đế riêng biệt để tạo thành thư viện thiết bị thụ động dưới dạng bảng chuyển giao có thể được gọi linh hoạt theo yêu cầu thiết kế.
Vì trong quy trình IPD, các thiết bị thụ động được sản xuất và tích hợp trực tiếp trên bảng chuyển, nên quy trình xử lý của nó đơn giản và ít tốn kém hơn so với việc tích hợp IC trên chip và có thể được sản xuất hàng loạt trước dưới dạng thư viện thiết bị thụ động.
Đối với việc sản xuất thiết bị thụ động ba chiều TSV, IPD có thể bù đắp một cách hiệu quả gánh nặng chi phí của các quy trình đóng gói ba chiều bao gồm TSV và RDL.
Ngoài lợi thế về chi phí, một ưu điểm khác của IPD là tính linh hoạt cao. Một trong những tính linh hoạt của IPD được thể hiện qua các phương pháp tích hợp đa dạng, như thể hiện trong hình bên dưới. Ngoài hai phương pháp cơ bản là tích hợp trực tiếp IPD vào đế gói thông qua quy trình flip-chip như trong Hình (a) hoặc quy trình liên kết như trong Hình (b), một lớp IPD khác có thể được tích hợp trên một lớp của IPD như trong Hình (c)-(e) để đạt được phạm vi kết hợp thiết bị thụ động rộng hơn.
Đồng thời, như trong Hình (f), IPD có thể được tiếp tục sử dụng làm bảng chuyển đổi để gắn trực tiếp chip tích hợp vào đó để trực tiếp xây dựng hệ thống đóng gói mật độ cao.
Khi sử dụng IPD để xây dựng các thiết bị thụ động ba chiều, quy trình TSV và quy trình RDL cũng có thể được sử dụng. Luồng quy trình về cơ bản giống như phương pháp xử lý tích hợp trên chip đã đề cập ở trên và sẽ không lặp lại; sự khác biệt là do đối tượng tích hợp được thay đổi từ chip sang bo mạch chuyển đổi nên không cần phải xem xét tác động của quy trình đóng gói ba chiều lên vùng hoạt động và lớp kết nối. Điều này còn dẫn đến một tính linh hoạt quan trọng khác của IPD: nhiều loại vật liệu nền có thể được lựa chọn linh hoạt theo yêu cầu thiết kế của các thiết bị thụ động.
Vật liệu nền có sẵn cho IPD không chỉ là vật liệu nền bán dẫn thông thường như Si và GaN, mà còn cả gốm Al2O3, gốm đồng nung nhiệt độ thấp/nhiệt độ cao, đế thủy tinh, v.v. Tính năng này mở rộng một cách hiệu quả tính linh hoạt trong thiết kế của thụ động các thiết bị được tích hợp bởi IPD.
Ví dụ, cấu trúc cuộn cảm thụ động ba chiều được IPD tích hợp có thể sử dụng đế thủy tinh để cải thiện hiệu quả hiệu suất của cuộn cảm. Ngược lại với khái niệm TSV, các lỗ xuyên được tạo ra trên nền thủy tinh còn được gọi là vias xuyên kính (TGV). Hình ảnh của cuộn cảm ba chiều được sản xuất dựa trên quy trình IPD và TGV được thể hiện trong hình bên dưới. Do điện trở suất của chất nền thủy tinh cao hơn nhiều so với vật liệu bán dẫn thông thường như Si, nên cuộn cảm ba chiều TGV có đặc tính cách điện tốt hơn và tổn thất chèn do hiệu ứng ký sinh của chất nền ở tần số cao nhỏ hơn nhiều so với cuộn cảm ba chiều TSV thông thường.
Mặt khác, tụ điện kim loại-chất cách điện-kim loại (MIM) cũng có thể được sản xuất trên IPD đế thủy tinh thông qua quy trình lắng đọng màng mỏng và kết nối với cuộn cảm ba chiều TGV để tạo thành cấu trúc bộ lọc thụ động ba chiều. Do đó, quy trình IPD có tiềm năng ứng dụng rộng rãi để phát triển các thiết bị thụ động ba chiều mới.
Thời gian đăng: 12-11-2024